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第1篇 芯片asic設(shè)計工程師職位描述與崗位職責(zé)任職要求
職位描述：
工作職責(zé)：
1、為公司芯片提供asic設(shè)計（pd/dft/dfr/dfm）和工藝開發(fā)
2、負(fù)責(zé)芯片asic設(shè)計平臺建設(shè)，提高效率；
3、負(fù)責(zé)芯片floorplan規(guī)劃，物理可實現(xiàn)分析、dft/dfd等可測性設(shè)計方案制定、設(shè)計實現(xiàn)，仿真驗證，sta時序分析，ate測試向量交付等。負(fù)責(zé)實施從netlist到gds2的所有物理設(shè)計。
4、設(shè)計過程數(shù)據(jù)分析、測試大數(shù)據(jù)分析、良率提升等
任職要求：
業(yè)務(wù)技能要求：
1、熟練掌握深亞微米后端物理設(shè)計流程，熟練使用數(shù)字芯片物理設(shè)計/驗證工具；
2、熟悉ic dft或ic邏輯設(shè)計流程，熟練使用 synopsys 或 mentor 的相關(guān)工具。
專業(yè)知識要求：
1、具備asic設(shè)計相關(guān)的知識和能力，對新工藝有一定了解；
2、或了解后端物理設(shè)計流程，有數(shù)字芯片物理設(shè)計/驗證工具相關(guān)經(jīng)驗；
3、或了解dft或ic邏輯設(shè)計流程，有eda（synopsys/cadence/ansys/mentor/華大等）工具相關(guān)經(jīng)驗
4、或了解python/數(shù)據(jù)庫/web/tensorflow/ml，具有一定大數(shù)據(jù)分析能力
第2篇 芯片驅(qū)動工程師崗位職責(zé)
ivi芯片底層驅(qū)動工程師 合肥杰發(fā)科技有限公司 合肥杰發(fā)科技有限公司,杰發(fā)科技,杰發(fā) 職責(zé)描述:
1. 負(fù)責(zé)設(shè)計、開發(fā)基于車載arm芯片的硬件適配層;
2. 負(fù)責(zé)開發(fā)和維護(hù)基于linu_ kernel的底層設(shè)備驅(qū)動程序,完成功能驗證;
3. 負(fù)責(zé)產(chǎn)品開發(fā)設(shè)計文檔的編寫
任職要求:
1. 計算機(jī)、通信、電子方向本科及以上學(xué)歷;
2. 2年以上的linu_驅(qū)動相關(guān)工作經(jīng)驗,扎實的c語音編程基礎(chǔ);
3. 熟悉arm平臺編程,豐富的嵌入式系統(tǒng)調(diào)試經(jīng)驗;
4. 有較好的英文水平,可以正常閱讀英文spec;
5. 有車載產(chǎn)品開發(fā)經(jīng)驗為佳,理解車載產(chǎn)品質(zhì)量要求標(biāo)準(zhǔn);
6. 了解soc芯片設(shè)計,熟悉芯片驗證流程,熟悉palladium/protium仿真驗證優(yōu)先;
7. 良好的合作精神和團(tuán)隊意識,有一定抗壓能力。
第3篇 5g數(shù)字芯片工程師職位描述與崗位職責(zé)任職要求
職位描述：
工作職責(zé)：
1、從事無線soc/ip開發(fā)工作，包含soc整體開發(fā)，
2、ddr/片間高速接口/片內(nèi)存儲控制器等關(guān)鍵ip開發(fā)；
任職要求：
1、3年以上soc、ip開發(fā)經(jīng)驗，
2、熟練掌握verilog、systemverilog等語言，
3、具備良好的eda工具能力，具備綜合、p&r、芯片量產(chǎn)等經(jīng)驗者更優(yōu)。
第4篇 芯片研發(fā)工程師崗位職責(zé)
芯片研發(fā)工程師 1、碩士及以上學(xué)歷,半導(dǎo)體相關(guān)行業(yè)兩年工作經(jīng)驗;
2、了解半導(dǎo)體前后段工藝流程;
3、主要研發(fā)芯片、模組,懂電路設(shè)計。 1、碩士及以上學(xué)歷,半導(dǎo)體相關(guān)行業(yè)兩年工作經(jīng)驗;
2、了解半導(dǎo)體前后段工藝流程;
3、主要研發(fā)芯片、模組,懂電路設(shè)計。
第5篇 芯片開發(fā)工程師崗位職責(zé)
芯片開發(fā)工程師 華星光電 深圳市華星光電技術(shù)有限公司,華星,華星光電,華星光電集團(tuán),華星集團(tuán),華星 職責(zé)描述:
1. 負(fù)責(zé)硬件部分開發(fā)設(shè)計工作,bom本地化制作、原理圖設(shè)計、pcb layout審核
2. 編寫硬件開發(fā)語言(verilog),及仿真、時序約束/分析、rtl代碼的邏輯綜合、調(diào)試、測試
3. 運(yùn)用_ilin_、altera等公司主流fpga器件及開發(fā)環(huán)境進(jìn)行項目開發(fā);
任職要求:
1. 熟悉硬件開發(fā)流程,并熟練操作相關(guān)軟件如orcad, power pcb, allegro...
2. 熟悉硬體開發(fā)語言流程,并熟練編寫verilog,及熟悉相關(guān)軟件如modelsim,questa.
3. 熟悉fpga設(shè)計流程,并熟練操作vivado(_ilin_ 平臺),quartus (intel/altera 平臺), diamond (lattice 平臺)。
第6篇 數(shù)字芯片驗證工程師崗位職責(zé)、要求
數(shù)字芯片驗證工程師職位要求
1. 本科3年，碩士2年以上soc驗證經(jīng)驗；
2. 熟悉verilog語言及仿真技術(shù)；
3. 熟悉systemverilog和uvm；
4. 熟悉c/c++語言，熟悉linu_下shell/perl/python等腳本編程；
5. 具有以下一種或多種驗證經(jīng)驗優(yōu)先，soc總線協(xié)議(amba， ocp等)，ip驗證經(jīng)驗者優(yōu)先(ethernet， usb， i2c，i2s ，spi ，uart等)，有數(shù)模混合仿真經(jīng)驗。
數(shù)字芯片驗證工程師崗位職責(zé)
1.參與ip和soc的數(shù)字部分功能仿真驗證和fpga原形驗證；
2.根據(jù)設(shè)計規(guī)范制定驗證方案；
3.編寫和維護(hù)測試用例，完成回歸測試；
4.驗證環(huán)境及平臺的開發(fā)與維護(hù)。
第7篇 ai芯片編譯器架構(gòu)師/工程師職位描述與崗位職責(zé)任職要求
職位描述：
ai芯片編譯器架構(gòu)師/工程師
基本要求：
1.??????? 熟悉常用編譯器，如llvm的代碼和結(jié)構(gòu)，能基于開源編譯器進(jìn)行二次開發(fā)；
2.??????? 熟悉計算機(jī)體系結(jié)構(gòu)，對性能調(diào)優(yōu)有較好的理解；
3.??????? 熟悉linu_，了解常用深度學(xué)習(xí)算法，熟悉常用深度學(xué)習(xí)框架；
崗位職責(zé)：
1.????? 基于thinker人工智能加速器研發(fā)高效編譯器工具鏈，包括 compiler/code-generator/assembler/simulator等；
第8篇 ic芯片設(shè)計工程師崗位職責(zé)
soc ic 芯片設(shè)計工程師 soc設(shè)計工程師
職位描述
1. arm soc 架構(gòu)設(shè)計
2. arm soc 頂層集成
2. arm soc 的模塊設(shè)計
任職要求must have:
1. 精通 verilog 語言
2. 了解uvm方法學(xué);
3. 2-4年芯片設(shè)計經(jīng)驗;
4. 1個以上的soc 項目設(shè)計經(jīng)驗
5. 精通amba協(xié)議
6. 良好的溝通能力和團(tuán)隊合作能力
preferred to have:
1. arm 子系統(tǒng)設(shè)計經(jīng)驗
2. amba 總線互聯(lián)設(shè)計
3. ddr3/4, sd/sdio設(shè)計經(jīng)驗
4. uart/spi/iic 設(shè)計調(diào)試經(jīng)驗
5. 芯片集成經(jīng)驗
ic設(shè)計工程師
職位描述
1. 完成基帶算法的邏輯實現(xiàn)
2. 完成基帶設(shè)計的驗證
3. 配合后端實現(xiàn)流程要求,提供時序約束
任職要求must have:
1. 具有一定芯片設(shè)計經(jīng)驗
2. 精通 verilog,c 語言
3.. 了解uvm方法學(xué);
4. 3-4年算法實現(xiàn)經(jīng)驗
5. 良好的溝通能力和團(tuán)隊合作能力
preferred to have:
1. 通信導(dǎo)航背景
2. 導(dǎo)航基帶設(shè)計經(jīng)驗
soc設(shè)計工程師
職位描述
1. arm soc 架構(gòu)設(shè)計
2. arm soc 頂層集成
2. arm soc 的模塊設(shè)計
任職要求must have:
1. 精通 verilog 語言
2. 了解uvm方法學(xué);
3. 2-4年芯片設(shè)計經(jīng)驗;
4. 1個以上的soc 項目設(shè)計經(jīng)驗
5. 精通amba協(xié)議
6. 良好的溝通能力和團(tuán)隊合作能力
preferred to have:
1. arm 子系統(tǒng)設(shè)計經(jīng)驗
2. amba 總線互聯(lián)設(shè)計
3. ddr3/4, sd/sdio設(shè)計經(jīng)驗
4. uart/spi/iic 設(shè)計調(diào)試經(jīng)驗
5. 芯片集成經(jīng)驗
ic設(shè)計工程師
職位描述
1. 完成基帶算法的邏輯實現(xiàn)
2. 完成基帶設(shè)計的驗證
3. 配合后端實現(xiàn)流程要求,提供時序約束
任職要求must have:
1. 具有一定芯片設(shè)計經(jīng)驗
2. 精通 verilog,c 語言
3.. 了解uvm方法學(xué);
4. 3-4年算法實現(xiàn)經(jīng)驗
5. 良好的溝通能力和團(tuán)隊合作能力
preferred to have:
1. 通信導(dǎo)航背景
2. 導(dǎo)航基帶設(shè)計經(jīng)驗
第9篇 芯片測試工程師崗位職責(zé)
芯片測試工程師 工作職責(zé)
1. 根據(jù)產(chǎn)品spec對芯片的功能及性能進(jìn)行測試，制定測試測試及測試計劃
2. 搭建芯片測試平臺，進(jìn)行芯片產(chǎn)品進(jìn)行測試方案，測試工具及測試用例的準(zhǔn)備
3. 負(fù)責(zé)芯片功能，性能及可靠性的測試所需的軟件及硬件的設(shè)計及調(diào)試
4. 協(xié)助芯片設(shè)計工程師對芯片問題進(jìn)行分析定位，并進(jìn)行解決方案的有效性驗證
職位要求
1. 計算機(jī)，通訊，電子類專業(yè)，本科以上學(xué)歷，2年以上高速或射頻電路系統(tǒng)測試經(jīng)驗
2. 熟練掌握高速及射頻芯片測試流程，熟悉s參數(shù)，頻譜，眼圖，噪聲等測試方法
3. 熟練使用pna， 頻譜儀，bert， 高速示波器等高頻測試儀器
4. 具備芯片測試用控制軟件的編程能力(vb， python)及測試硬件的設(shè)計能。
5. 具有良好的組織學(xué)習(xí)能力、及溝通協(xié)調(diào)能力 工作職責(zé)
1. 根據(jù)產(chǎn)品spec對芯片的功能及性能進(jìn)行測試，制定測試測試及測試計劃
2. 搭建芯片測試平臺，進(jìn)行芯片產(chǎn)品進(jìn)行測試方案，測試工具及測試用例的準(zhǔn)備
3. 負(fù)責(zé)芯片功能，性能及可靠性的測試所需的軟件及硬件的設(shè)計及調(diào)試
4. 協(xié)助芯片設(shè)計工程師對芯片問題進(jìn)行分析定位，并進(jìn)行解決方案的有效性驗證
職位要求
1. 計算機(jī)，通訊，電子類專業(yè)，本科以上學(xué)歷，2年以上高速或射頻電路系統(tǒng)測試經(jīng)驗
2. 熟練掌握高速及射頻芯片測試流程，熟悉s參數(shù)，頻譜，眼圖，噪聲等測試方法
3. 熟練使用pna， 頻譜儀，bert， 高速示波器等高頻測試儀器
4. 具備芯片測試用控制軟件的編程能力(vb， python)及測試硬件的設(shè)計能。
5. 具有良好的組織學(xué)習(xí)能力、及溝通協(xié)調(diào)能力
第10篇 芯片后端設(shè)計工程師崗位職責(zé)
工作職責(zé)
負(fù)責(zé)asic/soc芯片的物理實現(xiàn)及推動項目按時保質(zhì)完成,主要包括:主導(dǎo)floorplan,placement&routing,power planning,physical verification, top & block level timing closure; function and timing eco等方面的具體實現(xiàn)工作;負(fù)責(zé)與前端設(shè)計團(tuán)隊、foundry/design service/test&package/ip vendor的溝通,并推動所有問題按時解決;負(fù)責(zé)推動項目的后端整體進(jìn)度,并順利投片。
工作要求
一本全日制本科或碩士畢業(yè),從事芯片物理設(shè)計3年以上, 熟悉rtl設(shè)計和驗證基本流程;熟悉lint和cdc相關(guān)工具; 熟悉物理設(shè)計流程;具有豐富的頂層floorplan經(jīng)驗;具有豐富的placement&routing經(jīng)驗;具有l(wèi)ow power, dft, sta, em/ir-drop/si analysis, lec, physical verification, dfm等方面扎實的理論和實踐基礎(chǔ);具有28nm以下工藝節(jié)點(diǎn)流片經(jīng)驗者優(yōu)先。
第11篇 芯片物理設(shè)計工程師崗位職責(zé)
芯片物理設(shè)計工程師 九州華興集成電路設(shè)計(北京)有限公司 九州華興集成電路設(shè)計(北京)有限公司,九州華興,九州華興 work with frond-end design team and physical design team for large scale asic chip physical implementation ( hierarchical design ). include top level physical partition , block sizing and shaping , block port assignment, power planning , top/block level p&r implementation .
work for project high quality and on time delivery.
responsibilities :
1. responsible for verilog to gds implementation , power signoff ,area evaluation ,timing closure ,sta,physical verification
2. e_perienced in eda tools (e.g. synopsys ,candence , mentor etc)
3. critical issue resolve on top congestion or timing issues.
4. better be e_pert on one or more aspect like : clock tree synthesis /power/physical verification.
skills and knowledge:
1. good knowledge for synthesis , floorplan , place-and-route , timing closure , dfm , dft, power analysis, signal integrity analysis , hierarchical flow
2. good at using script processing.(tcl、perl……)
3. project tapeout e_perience is needed
4. 28nm and beyond (advanced node) tapeout e_perience is a good plus.
5. strong verbal communication and interpersonal skills to work closely with a variety of individual
6. team work spirit
qualifications
education and e_perience
msee with 3+ years or bachelor with 5+ of industrial e_perience of deep submicron digital asic design.
第12篇 芯片設(shè)計驗證工程師崗位職責(zé)
芯片設(shè)計驗證工程師 瀚芯咨詢 上海瀚芯商務(wù)咨詢有限公司,瀚芯咨詢,瀚芯 soc 芯片設(shè)計驗證工程師 asic verification engineer
position: ic design verification engineer, or above level
location: shanghai
responsibilities:
-understanding the e_pected functionality of designs.
-developing testing and regression plans.
-verification with verilog / system verilog / uvm
-setup verification testbench in module level and chip level, define and e_ecute verification plan with full functional coverage.
-designing and developing verification environment.
-running rtl and gate-level simulations/regression.
-code/functional coverage development, analysis and closure.
requirements:
-ic verification skills and basic knowledge of logic and circuit design, good communication and problem solving skills.
-system verilog, vmm/ovm/uvm verification methdology.
-industry standard asic design and verification
-master's degree with 5+ years of e_perience
第13篇 芯片研發(fā)工程師崗位職責(zé)任職要求
芯片研發(fā)工程師崗位職責(zé)
崗位職責(zé)描述:
1:芯片工藝研發(fā)及優(yōu)化。
2:協(xié)助芯片新設(shè)備、新材料的評估、開發(fā)及導(dǎo)入。
3:倒裝、垂直芯片的芯片工藝研發(fā)。
4:協(xié)助對樣品分析以及分析報告的整理。
5:配合chip scale package封裝工藝研發(fā)。
其他招聘要求(是否有目標(biāo)人選等):
1.材料，電子，物理，光電相關(guān)科系本科以上畢業(yè)， 具直接led或半導(dǎo)體業(yè)2年以上芯片研發(fā)經(jīng)驗。
2.材料，電子，物理，光電相關(guān)科系博士以上畢業(yè)， 具直接led或半導(dǎo)體業(yè)芯片研發(fā)經(jīng)驗尤佳。
以上皆須熟文書處理軟件， 材料分析， 光學(xué)分析， 固態(tài)晶體， 光電半導(dǎo)體知識 。
第14篇 芯片設(shè)計驗證工程師崗位職責(zé)芯片設(shè)計驗證工程師職責(zé)任職要求
芯片設(shè)計驗證工程師崗位職責(zé)
工作職責(zé):
1. 負(fù)責(zé)soc芯片noc架構(gòu)設(shè)計、仿真與實現(xiàn)
2. 負(fù)責(zé)soc性能分析與優(yōu)化，功耗預(yù)估
任職資格:
1. 熟悉計算機(jī)體系結(jié)構(gòu)
2. 精通amba總線協(xié)議
3. 有過至少一種商用noc產(chǎn)品的開發(fā)經(jīng)驗，例如arteris，netspeed，sonics。
4. 熟悉芯片前端開發(fā)流程，熟練使用nlint/spyglass/vcs等相關(guān)工具。
5. 了解bsp，linu_內(nèi)核等基礎(chǔ)知識，能夠進(jìn)行軟件硬件功能劃分
6. 了解芯片后端流程，能夠根據(jù)floorplan、時序情況以及時鐘域、電源域情況，調(diào)整noc架構(gòu)
7. 良好的溝通能力和團(tuán)隊合作能力工作職責(zé):
1. 負(fù)責(zé)soc芯片noc架構(gòu)設(shè)計、仿真與實現(xiàn)
2. 負(fù)責(zé)soc性能分析與優(yōu)化，功耗預(yù)估
任職資格:
1. 熟悉計算機(jī)體系結(jié)構(gòu)
2. 精通amba總線協(xié)議
3. 有過至少一種商用noc產(chǎn)品的開發(fā)經(jīng)驗，例如arteris，netspeed，sonics。
4. 熟悉芯片前端開發(fā)流程，熟練使用nlint/spyglass/vcs等相關(guān)工具。
5. 了解bsp，linu_內(nèi)核等基礎(chǔ)知識，能夠進(jìn)行軟件硬件功能劃分
6. 了解芯片后端流程，能夠根據(jù)floorplan、時序情況以及時鐘域、電源域情況，調(diào)整noc架構(gòu)
7. 良好的溝通能力和團(tuán)隊合作能力
第15篇 芯片應(yīng)用工程師崗位職責(zé)
芯片應(yīng)用工程師 安普德 安普德(天津)科技股份有限公司,安普德,安普德 職位描述:
?與市場營銷,銷售和客戶合作,以支持評估/樣品申請和設(shè)計/設(shè)計活動
?與銷售和客戶合作,為組件的性能特性提供建議,并為應(yīng)用程序推薦特定設(shè)備
?確定客戶對特定應(yīng)用的要求,并推薦正確的解決方案
?創(chuàng)建和更新產(chǎn)品資料,以向客戶和銷售人員提供更多的產(chǎn)品技術(shù)信息;這將包括datasheet和應(yīng)用application note
?為公司fae和其他合作伙伴提供關(guān)鍵支持,以解決與公司產(chǎn)品的評估和設(shè)計相關(guān)的任何技術(shù)問題
?為客戶評估參考設(shè)計
?執(zhí)行板級測試,調(diào)整和優(yōu)化芯片射頻性能
?對射頻芯片內(nèi)部設(shè)計有一定程度的了解
?根據(jù)客戶需求進(jìn)行rf模擬,以支持客戶的要求,并推薦有助于產(chǎn)品選擇和采用的解決方案
?對公司射頻產(chǎn)品解決方案的性能特征進(jìn)行數(shù)據(jù)分析
?與設(shè)計工程師合作創(chuàng)建支持文檔,如數(shù)據(jù)表,評估板測試和應(yīng)用筆記
?支持客戶界面了解應(yīng)用程序需求,并確保在產(chǎn)品開發(fā)階段的技術(shù)可行性
?支持ate測試和產(chǎn)品資格
?競爭對手的產(chǎn)品分析
任職資格:
合格的候選人將持有bsee或msee,并具有最少5年的rf電路設(shè)計/測量經(jīng)驗。必須熟悉rf和微波測量和常用軟件工具。
?具有板級調(diào)諧和rf組件優(yōu)化的實踐經(jīng)驗
?具有微波測試設(shè)備的實踐經(jīng)驗,如頻譜分析儀,矢量網(wǎng)絡(luò)分析儀,信號發(fā)生器和功率計
?對物聯(lián)網(wǎng),bt,wifi,rf濾波器和pa使用的電路實踐經(jīng)驗
?使用最新通信標(biāo)準(zhǔn)(如wifi,bt)進(jìn)行測量的經(jīng)驗
?良好的組織能力和處理多項任務(wù)的能力,并設(shè)定優(yōu)先級以在快節(jié)奏的環(huán)境中實現(xiàn)目標(biāo)
?具有技術(shù)客戶溝通的經(jīng)驗
第16篇 芯片物理設(shè)計工程師崗位職責(zé)芯片物理設(shè)計工程師職責(zé)任職要求
芯片物理設(shè)計工程師崗位職責(zé)
芯片物理設(shè)計工程師 九州華興集成電路設(shè)計(北京)有限公司 九州華興集成電路設(shè)計(北京)有限公司，九州華興 work with frond-end design team and physical design team for large scale asic chip physical implementation ( hierarchical design ). include top level physical partition ， block sizing and shaping ， block port assignment， power planning ， top/block level p&r implementation .
work for project high quality and on time delivery.
responsibilities :
1. responsible for verilog to gds implementation ， power signoff ，area evaluation ，timing closure ，sta，physical verification
2. e_perienced in eda tools (e.g. synopsys ，candence ， mentor etc)
3. critical issue resolve on top congestion or timing issues.
4. better be e_pert on one or more aspect like : clock tree synthesis /power/physical verification.
skills and knowledge:
1. good knowledge for synthesis ， floorplan ， place-and-route ， timing closure ， dfm ， dft， power analysis， signal integrity analysis ， hierarchical flow
2. good at using script processing.(tcl、perl……)
3. project tapeout e_perience is needed
4. 28nm and beyond (advanced node) tapeout e_perience is a good plus.
5. strong verbal communication and interpersonal skills to work closely with a variety of individual
6. team work spirit
qualifications
education and e_perience
msee with 3+ years or bachelor with 5+ of industrial e_perience of deep submicron digital asic design.
